台积电直奔1nm工艺！可封装1万亿个晶体管

IEDM 2022国际电子元件会议上，台积电公布了一份野心勃勃的半导体制造工艺、封装技术路线图，已经规划到了2030年。

眼下，台积电正在推进3nm级别的N3系列工艺，下一步就是在2025-2027年间铺开2nm级别的N2系列，包括N2、N2P等，将在单颗芯片内集成超过1000亿个晶体管，单个封装内则能做到超过5000亿个。

为此，台积电将使用EUV极紫外光刻、新通道材料、金属氧化物ESL、自对齐线弹性空间、低损伤低硬化低K铜材料填充等等一系列新材料、新技术，并结合CoWoS、InFO、SoIC等一系列封装技术。

再往后就是1.4nm级别的A14、1nm级别的A10——命名和Intel A20、A18如出一辙，但看起来更“先进”。

1nm A10工艺节点上，台积电计划在单颗芯片内集成超过2000亿个晶体管，单个封装内则超过1万亿个，相比N2工艺翻一倍。

有趣的是，Intel也计划在2030年做到单个封装1万亿个晶体管，可谓针锋相对。

目前最复杂的单芯片是NVIDIA GH100，晶体管达800亿个。

多芯片封装方面处于领先地位的是各种GPU计算芯片，Intel Ponte Vecchio GPU Max超过1000亿个晶体管，AMD Instinct MI300A、MI300X分别有1460亿个、1530亿个晶体管。